2GHz CMOSPLL周波数シンセサイザーの実現性検討 : RF回路のCAD設計技術開発

抄録

0.35umCMOS(3層AL-2Poly)による3rd-Order・Type-II PLL周波数シンセサイザーの実現性をシミュレーション検討により見極める。 VCOはバリキャップ・インダクタを内臓、チャージポンプ後段には、アクティブフィルターを採用し回路を1チップに集積化。 位相雑音、安定性の評価は、C言語様のプログラムで検証。SPICE系回路シミュレーターにより要素回路・全体の回路動作を検証。なおVCO内の受動素子は、1.2GHzでの先行検証によりモデル化した方式を利用。回路面積約0.7mm2, 消費電力約40mW@3V, 位相雑音-110dBc@1MHz実現の可能性を得た。