エレクトロニクス実装学会誌
Online ISSN : 1884-121X
Print ISSN : 1343-9677
交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧
高木 正夫橋爪 正樹一宮 正博四柳 浩之
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2007 年 10 巻 3 号 p. 219-228

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抄録

プリント配線板上に実装されたCMOS論理ICのリード浮きを, 検査対象リードの上部とプリント配線板の下に検査時にのみ設置した電極間に交流電圧を加え, 発生する交流電界で現れる電源電流異常で検出する検査法が提案済みである。しかし, その電極に印加する交流電圧の大きさが何によって決まるのか明らかにされていない。そこで, われわれはCMOS LSIのリード浮き検出を可能にする交流電圧の大きさを実験により調査した。本論文ではその電圧の大きさは検査対象LSIのパッケージの形状, 論理しきい値電圧, 使用するプリント配線板に依存すること, ならびにリード浮き発生信号線への出力論理値に依存する場合があることを示す。

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© 一般社団法人エレクトロニクス実装学会
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