エレクトロニクス実装学会誌
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回路・実装設計技術のロードマップ
回路・実装設計技術委員会
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2006 年 9 巻 1 号 p. 4-8

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抄録

近年の回路動作の高速化および高密度実装技術の進歩と共に新しい設計, 実装技術の展開が望まれるようになってきている。いわゆるギガ帯域の設計に対応できる高速デジタル設計とそれにかかわる実装技術が急速に重要視されるようになった。今後, ますます複雑化する諸問題への処方箋として, CAD (Computer Aided Design) やCAE (Computer Aided Engineering) を駆使した高度な設計・実装技術の確立が急務となるであろう。
回路設計/実装レベルは, 1) チップ, 2) パッケージ・ボード, 3) 筐体・機器と3つのレベルに分けることができる。各レベルで次のような設計が重要となる。
1) チップレベル: RTL, 論理, タイミング, 回路, レイアウト
2) ボードレベル: タイミング, レイアウト, EMI, 熱, 機械,
3) 筐体・機器レベル: EMI, 熱, 機械
それぞれのレベルにおいて, 高速化・高密度化対策が必要である。このことに伴い, 各レベルでの計算機援用設計技術が必要となる。これまで, チップレベルでは, シミュレーション技術を始め合成, レイアウト等の設計自動化技術が, 特にデジタル設計の分野において著しい発展を遂げてきた。今後, パッケージ・ボードから筐体・機器レベルにわたる技術の発展が望まれる。
昨今, 集積回路はもちろんのこと, プリント配線板 (PWB) での技術革新も急であり, いわゆるSOC (System on Chip) やSiP (System in Package) の実装技術の進歩と共に, 今後, チップ, パッケージ, ボード設計の差が縮まることが予想される。高い回路仕様の要求に伴い, 従来, 別々に行われていたチップ, パッケージ, ボードレベルでの設計手法では, 回路の性能を十分に引き出せない状況が生じている。設計および実装コストの低減化には, 各レベルでの対策と共にマルチレベルでの統合設計と実装のための対策が必須となろう。
統合化設計においては, チップーパッケージ間, パッケージーボード間をつなぐための技術が鍵となるが, その基盤をなすのが多様なノイズ, 不要輻射対策, いわゆるPI/SI/EMI技術となる。特に, 次世代実装技術の鍵となるのがPI/SI/EMI設計のためのシミュレーション技術であり, ますます, シミュレーション技術への期待が大きくなると予想される。
回路設計においては, 当然, 電気系シミュレーション技術の発展が不可欠である。SI/PI/EMIの解析には, これまで発展してきたSpice (Simulation Program with Integrated Circuits) に代表される集中定数系の回路シミュレータだけでなく, 分布定数系, あるいは, 2次元/3次元ソルバ, いわゆるフルウェーブ型ソルバの発展が必須となろう。また, 部品のモデル化, 集中素子としての抽出技術などシミュレーションの基礎となるモデリング技術の発展が不可欠である。モデリングには, 素子レベルでのミクロなモデル化技術とシステムレベルでのシミュレーションを可能とするための部分ブロックレベルでの動作モデリング, いわゆるマクロモデル化技術の両方が必要となる。
総合的な生産性への貢献には, 電気設計だけでなく, 熱設計や機械設計も要求され, 統合化設計環境が発展していくものと予測される。したがって, 電気系, 熱系, 機械構造系等のシミュレーション技術と合成技術が重要となるが, 合成技術の困難さを鑑みるとき, まず最初にモデル化とシミュレーション技術の確立が望まれる。
すべてのレベルでのシームレスな設計統合化環境を構築するためには, データの1元化, さらには, モデル記述方式の統一化が不可欠となる。これら一連の統合化設計環境構築に対して, シミュレーション, 自動配置配線, 自動合成の順序で発展してきたLSI分野での進化が今後の参考となろう。

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© 一般社団法人エレクトロニクス実装学会
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