プリント配線板を対象とする「EMI抑制設計」を目指した取り組みの1つとして開発したEMIルールチェックツールを紹介する。本EMIルールチェックツールでは設計されたレイアウトに対しEMI抑制にかかわるルールが守られているか否かをチェックするルールチェック機能と，電気的なライブラリを必要とせず，簡単な設定だけで電源系のレイアウト設計やデカップリングキャパシタ配置の最適化のための情報を提供する電源プレーン共振チェック機能の2つの機能を有している。電子機器におけるEMI抑制対策は，従来，経験則（rule of sum）やノウハウに基づいて行われる場合が多く，科学的な取り扱いがされていたとは言い難い状態であった。本技術ではプリント配線板の設計段階から「EMI抑制」に関する項目を盛り込むことを目的とし，こうしたノウハウの効果を物理的に，かつ定量的に明らかにしている。さらに，しばしばEMI放射の大きな要因となる多層プリント配線板の電源供給系に関し，具体的なプリント配線板を対象とした解析の例を紹介し，本機能の有効性を示す。

抄録全体を表示

金属ベース基板に実装したトランジスタの温度上昇を絶縁層厚さの異なる基板で計測することにより，絶縁層の熱伝導率を求め，無機フィラーの体積充填量と熱伝導率の関係を調べた。次に，シミュレーションにより，パーコレーション転移の起きる体積充填量を予測した。これらの実験および計算の結果から，フィラーが伝熱に寄与する有効熱伝導率を評価した。フィラー形状により有効熱伝導率は異なるため，境界領域の概念を導入し，フィラー形状の違いを境界領域の厚みに落とし込んだ。こうして，フィラーの種類，大きさ，形状，充填量を制御することで，複合放熱部材の熱伝導率を設計できるようになり，高熱伝導金属ベース基板の実用化へとつながった。

抄録全体を表示

本論文では，低温同時焼成セラミック基板で構成した超広帯域無線用の広帯域フィルタと表面弾性波フィルタを用いたダイプレクサを提案し，汎用シミュレータを用いた計算および試作による実験的検討により提案の広帯域フィルタおよびダイプレクサの有効性の確認を行った。結果として1.555～1.600 GHzおよび3.23～5.13 GHzの通過帯域を有するGPS/UWB用ダイプレクサを4.35 mm×5.225 mm×1.06 mmの大きさで実現した。また，2.37～2.54 GHzおよび3.23～5.21 GHzの通過帯域を有するBluetooth/UWB用ダイプレクサを4.35 mm×5.92 mm×1.06 mmの大きさで実現した。

抄録全体を表示

性能向上や多機能化，消費電力削減のためLSIの三次元集積技術（Three-Dimensional Integrated Circuit: 3D IC）の必要性が高まりつつある。LSI積層プロセスのプラットフォームとなる三次元LSI用インターポーザは，三次元LSIと外部システムや，三次元LSIモジュール間の信号伝送に関しても重要な役割を果たす。今回，三次元集積技術SMAFTI（SMArt chip connection with FeedThrough Interposer）を用いてLSIチップ間に集積された薄膜配線体の高周波伝送性能を評価するため，各種の伝送線路パターンを設計・試作し，40 GHzまでの周波数についてSパラメータの測定を行った。SMAFTI特有のチップエッジ部を通過する配線について，特性インピーダンスを考慮した設計により伝送損失が低減されることを明らかにした。また，層間ヴィア，屈曲といった構造についても測定を行い，伝送損失が十分小さいことを確認した。以上より，三次元ICに集積した配線体が10 Gb/s以上の高速信号伝送性能を有し，メモリ／ロジック三次元化によるチップ間の高並列データ転送と，三次元モジュールと外部の高速入出力信号伝送を両立できることを明らかにした。

抄録全体を表示

本論文では，ホットエンボスと研磨加工を用いたポリマーMEMSデバイス製作プロセスの開発について報告する。開発した製作プロセスは，まず2段構造のSi型を製作し，デバイス構造をホットエンボスにより成形した。その後，成形した試料と基板となるPMMA板とを表面活性化法により接合した。接合後の試料上面には，ホットエンボス後に残る残膜があり，これを研磨加工によって除去した。最後に，デバイス表面にAuをスパッタリングによってコーティングした。この製作プロセスを適用し，V字ビームをもつPMMA製熱駆動マイクロアクチュエータを製作・評価し，デバイス材料をSiとした場合に比べ10倍大きく変位することを確認した。

抄録全体を表示

We have established a plating condition which shortens the plating time for through-electrode silicon vias with 10 μm diameters and 70 μm depths within an 8-inch wafer from 90 min to 60 min. We evaluated the microstructures after annealing as a function of plating conditions. It is found that the grain size of the plating films formed with conventional, i.e., high-pulse current density and low-duty cycle pulse conditions, are smaller than those for high-speed solution flow plating films. We also showed clearly that the diamond pyramid hardness number (H_v) of through-electrode Cu plating films is proportional to the square of the reciprocal of the grain size (d).

抄録全体を表示