フォールディング補間アーキテクチャを用いた自己補正方式6ビット2.7GS/s ADC(アナログ,アナデジ混載,RF及びセンサインタフェース回路)

抄録

90nm CMOSプロセスを用いて自己補正方式の6ビット2.7GS/s ADCを開発した。これは、数GHz動作のADCの自己補正に成功した初めての報告である。本ADCの補正アルゴリズムはプロセスばらつきを補正するだけでなく動作時の環境変化に対しても追随して補正することができるものである。また、電力消費を最小限にするために、フォールディングに適したアーキテクチャの開発を行った。本ADCは1V、2.7GHz動作で50mWの電力を消費する。Figure of Meritは0.47pJ/conv-stepであり、6bit以上の分解能、且つ、数GHz動作のADCでは、最も良い値である。