ステレオカメラシステムにおける FPGA を用いたバッファリング性能の評価

抄録

自己位置推定等においてステレオカメラで画像取得を行う際、CPUのみでは時間差が生じてしまう。そこで、並列処理、並列I/Oが可能なFPGAを用いることでCPUのみで処理をするシステムに比べて効率的なシステムの構築が期待できる。再設計可能で低消費電力なFPGAの特徴を生かしたリアルタイム画像処理が可能なシステムの構築、システムの通信モジュールにおける通信効率の最適化、通信速度の測定を行い、十分なパフォーマンスを確認した。