近年, ファジィ理論を応用した実用例が増加している。これらの応用例では, 推論過程をソフトウェアによって実現するものがほとんどである。ソフトウェアによる推論では, 数10FLIPS程度が推論速度限界であり, 高速を必要とする制御には対応が難しい。高速制御を無理なく実現するために数MFLIPSの推論測度を持ったボードレベルあるいはチップレベルでのファジィ推論のハードウェア化が種々検討されている。本研究では, 回路構造が理解しやすくコンピュータとのインタフェースが簡単なディジタルIC(TTL74シリーズ)のみを用いた2入力1出力のファジィ推論装置の開発を通して, ファジィ推論アルゴリズムの効率的なハードウェア処理法の提示とその実現を行う。ここで開発するファジィ推論装置では, 入出力データの形式をいずれも8ビットデータとし, 5個のラベルを持つメンバーシップ関数を割当て, 25個のルールを持たせている。そして, 非ファジィ化の方法として高さ法を用いたものである。ここでは, 開発するファジィ推論装置の構造および設計思想を示すとともに, その特性を評価する。さらに, この回路設計概念をASIC等の技術を用いてVLSI化することにより, さらに小型化や信頼性の向上が期待できる。
