半導体デバイスの3次元実装におけるシリコン貫通電極形成プロセスの不良化因子解析

抄録

半導体チップの3次元実装が半導体デバイスの新たな可能性を開く。そのカギを握るのが貫通電極（TSV）技術である。本研究では、TSV技術のプロセス最適化に向けた不良化因子の解析を紹介する。