動画像圧縮センサ : 列並列処理構成による回路設計と試作

抄録

動画像圧縮センサは、高精細、高フレームレート等の高レート化に伴う、読み出し、転送時におけるボトルネックの解消を目指した、画像圧縮機能を有するイメージセンサである。本稿では、動画像圧縮イメージセンサの新たな構成法として、列並列に処理を行なうセンサを提案する。列並列処理構成では、センサ部、メモリ部、処理部を分離して配置し、処理部を列で共通に利用する。CMOS1.0μm ruleにより、プロトタイプの回路およびレイアウト設計を行なった結果、画素並列に処理を行なう従来の構成法と比し、開口率や消費電力が大幅に改善され、通常のCMOSイメージセンサと同等の性能を実現した。