基板等価回路と論理回路の雑音発生モデルを用いたチップレベル基板雑音解析手法

抄録

基板のモデル化方法としてF行列を用いた基板等価回路作成法, 及び雑音注入モデルとしてコンパクトな時分割寄生容量列モデルを用いたチップレベルの基板雑音解析手法を開発した。本手法を用いることにより, 高速で精度の高い基板雑音波形の評価をおこなうことができる。通常のCMOS及び低雑音理論方式のディジタル回路を搭載した0.6μmCMOS, 4.5mm角の評価チップに対し基板雑音波形の解析を行った。解析精度は100ps-100μV分解能の実測結果と比較し, 平均で10%程度であった。