抄録
HDTVのデジタルテレビ放送を2ch同時にデコード及び表示することが可能なビデオプロセッサを開発した.本ビデオプロセッサには,MPEG2 MP@HLデコーダ,TSデコーダ,表示コントローラ,SDRAMコントローラを含んでおり,低コストでデジタルテレビ用のバックエンド機能を提供することが可能である.本研究においては,MPEG2の処理にスループットを高めることが可能なパイプライン構成,効率的なデータ転送を実現するバス構造,2ch再生時に必要なフレームバッファメモリ容量を削減する構成などを提案し,高性能化,低コスト化,低消費電力化を実現した.試作したビデオプロセッサは,570万Tr,0.18μmプロセスで6.86mm角で,消費電力は0.8Wである。
