抄録
ばらつきはLSI設計における古くからの重要課題である。以前は、チップ間の特性変動に対して、チップ内のばらつきは多くの場合に無視できた。しかし、近年の微細プロセスでは、不純物の揺らぎなど原子レベルの本質的なゆらぎにより、無視し得ない量のチップ内ばらつきが発生する。本報告では、まず0.35μm、0.18μm、90nmの3世代におけるばらつき特性の具体例を紹介し、チップ内ばらつきが増加している状況を確認する。また、ばらつきが回路遅延に及ぼす影響を評価する。製造性を向上させばらつきを抑制する方法として、レイアウトのデザインルールに各種の制約を設ける方法(RDR:Restrictive Design Rule)や、規則的なレイアウト構造を導入する方法が考えられている。レイアウトに導入した規則性の効果を、90nmのテスト回路と45nmの露光シミュレーションにより評価した結果を紹介する。90nmプロセスでは規則性の効果は薄い一方で、45nmプロセスでは適切な規則性導入が必要であることを示す。
