巻号一覧
前身誌
32.45
選択された号の論文の34件中1～34を表示しています
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原稿種別: 表紙
p. Cover1-
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーPDF形式でダウンロード (12K) -
原稿種別: 目次
p. Toc1-
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーPDF形式でダウンロード (140K) -
高橋 友美, 大島 俊, 山脇 大造原稿種別: 本文
セッションID: IST2008-43
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー1Gbps以上の高データレートが必要な次世代無線アプリケーションには,数100MS/s以上の高サンプルレートと有効分解能10b以上の高分解能を,低消費電力で実現するADCが求められている。このためのアプローチとして,デジタルキャリブレーション型ADCが注目を集めている。本報では,TDD方式の無線送受信機向けRF-ICへの搭載に適したフォアグランドキャリブレーション型ADCを提案する。マクロベースシミュレーションにより提案するキャリブレーション方式において,高い収束能力で高精度にA/D変換できることを実証したので報告する。抄録全体を表示PDF形式でダウンロード (772K) -
川人 祥二, 本多 一隆, リュウ ツェン, 安富 啓太, 伊藤 真也原稿種別: 本文
セッションID: IST2008-44
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリースルーイングを持たないAB級アンプを用いた15bパイプラインADCと、その不完全応答誤差の入力信号依存性が線形になることを利用したディジタル補正による性能改善効果について、報告する。パイプラインADCの中で用いられるMDACの不完全応答誤差の入力信号依存の非線形性は、スルーイングとgm駆動の組み合わせによって生じる。もち内部アンプがスルーイング特性を持たなければ、入力信号に対して線形になる。この特性を利用し、またノンスルーイングアンプが電力効率に優れることも合わせて、極めて電力効率のよいパイプラインADCが実現できる。0.25um CMOSにより試作し、15b 30MS/sにおいて75dBのSNDRと123mWの低消費電力を実現した。熱雑音を考慮したFigure of meritとして、0.19fJ/conv.-step^2を得た。抄録全体を表示PDF形式でダウンロード (755K) -
道正 志郎, 松川 和夫, 三谷 陽介, 高山 雅夫, 小幡 幸嗣原稿種別: 本文
セッションID: IST2008-45
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー連続時間型オーバーサンプルΔΣ変調器は、信号パスをスイッチレスで構成可能であるため低電圧で動作可能であり、広帯域動作を低消費電力で実現できる可能性が高く、近年盛んにその動作効率の向上手法が検討されている。本論文では、高次のΔΣ変調器を構成した場合に多数必要となる演算増幅器個数の低減を図るために、新しく高次積分回路を提案し、新規回路が多重フィードバック型と多重フィードフォワード型の2つの主要なΔΣ変調器に応用可能であることを示す。また、2次の多重積分器を用いて、5次ΔΣ変調器を構成した場合の、シミュレーション結果と電力効率について報告する。抄録全体を表示PDF形式でダウンロード (762K) -
齋藤 航, 小林 英尚, 松本 哲也, 四柳 道夫原稿種別: 本文
セッションID: IST2008-46
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーCyclic方式D/Aコンバータ(DAC)の単調性を保証できるようにするために、このDACの特徴を生かしながら、リニアリティ(微分直線性誤差、DNL)特性を改善させるためのキャリブレーション手法を考案した。また、90nm CMOSプロセスを用いて試作した10bit Cyclic DACに本手法を適用した結果、10bit精度までしか単調性が保証できなかった本DACにおいて、12bit精度でも単調性を保証できることを確認できた。抄録全体を表示PDF形式でダウンロード (880K) -
小磯 卓也, 杉本 泰博原稿種別: 本文
セッションID: IST2008-47
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー高精度で高速なMOS DACを実現するための設計手法を提案する。第1に、ラインインピーダンスによる電圧降下の影響をなくす新たな構成を適用することで14ビット精度を確保する電流源マトリクスを実現する。第2に、高周波特性の劣化が入力ディジタル符号に依存する出力端子の時定数変化によっておこる事を確認し、該時定数変化を軽減した出力回路を提供する。抄録全体を表示PDF形式でダウンロード (899K) -
宇野 正幸, 川人 祥二原稿種別: 本文
セッションID: IST2008-48
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーCMOS増幅回路の目標周波数帯域に対するバイアス電流とトランジスタ寸法の最適化設計を行うための基礎検討として、基本的な差動増幅回路においてトランジスタの動作領域を分けながら、これらの関係を検討した結果、2乗特性領域では出力端子の寄生容量と負荷容量とによりゲイン帯域積を最大化する最適寸法が解析的に求められるとともに、低電流の動作領域においても近似的に見積もることができることが示された。また、AB級増幅回路構成の導入でさらに消費電流を低減できる可能性が示された。抄録全体を表示PDF形式でダウンロード (837K) -
原田 良枝, 升井 義博, 吉田 毅, 岩田 穆原稿種別: 本文
セッションID: IST2008-49
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー広帯域ΔΣAD変換器に適用する、サンプリング周波数1GHz、分解能4ビットの自動補正機能付きフラッシュ型量子化器を90nmCMOSデバイスを用いて開発した。ラッチコンパレータのMOSサイズを小さくすることで、高速かつ低電力化を狙い、発生する量子化レベルの誤差に対しては容量アレイ負荷と逐次比較アルゴリズムで自動補正する回路を搭載した。テストチップ測定の結果、消費電力は1.13mW(@電源1V,クロック周波数600MHz)、最高動作周波数1.5GHzを達成した。積分非線形性INLは補正前1.24LSBであったが、補正後に0.22LSBに改善できた。抄録全体を表示PDF形式でダウンロード (998K) -
川端 千尋, 杉本 泰博原稿種別: 本文
セッションID: IST2008-50
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー現在,DC-DCコンバータの設計では,一般にSPICE等のシミュレータが用いられている.SPICEでは高精度なシミュレーションが可能であるが,反面DC-DCコンバータのシミュレーションにおいては過渡解析に時間がかかる,通常の手法では周波数特性が得られない,といった問題がある.その問題を解決する方法として,MATLAB/Simulinkを用いたシミュレーション手法に関する検討を行ったので,報告する.抄録全体を表示PDF形式でダウンロード (696K) -
次田 祐輔, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁原稿種別: 本文
セッションID: IST2008-51
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー低電圧CMOSディジタル回路において,しきい値電圧のバラツキは回路特性を大きく変動させる.そこで本稿では,CMOSディジタル回路の特性バラツキをオンチップで補正する集積回路技術を提案する.この回路技術は,回路動作のバラツキの原因となるオン電流のバラツキを,プロセス変動バラツキに強いリファレンス電流に規定することでディジタル回路の特性バラツキを抑制する.提案回路は,温度変動による動作バラツキにも適応可能である.この回路を0.35μm CMOSパラメータにより設計を行い,SPICEシミュレーションにより補正動作を確認した.また,モンテカルロ解析により提案回路の有効性を確認した.本提案回路技術を適用することで,ディジタル回路の遅延時間バラツキを約65%補正可能である.これにより歩留まりの向上や設計動作マージンの緩和が期待できる.抄録全体を表示PDF形式でダウンロード (929K) -
上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁原稿種別: 本文
セッションID: IST2008-52
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーMOSFETのサブスレッショルド特性を利用した超低消費電力で動作する参照電圧源回路を提案する.この回路は,絶対零度におけるMOSFETのしきい値電圧を出力する.0.35-μm CMOSプロセスにより試作を行い,その動作を確認した.-20℃-80℃の温度変動に対して参照電圧の値は745mVの一定値であり,温度係数は7ppm/℃,1.4V-3Vの電源電圧の変動に対して参照電圧の変動は20ppm/Vであった.PSRR特性は,100Hzにおいて-45dBである.この回路はサブスレッショルド領域と強反転線形領域で動作するCMOS回路のみで構成し,0.3μWの超低消費電力で動作する.また,回路の出力は絶対零度におけるMOSFETのしきい値電圧のため,オンチップでLSI内のプロセスバラツキをモニタすることができる.したがって,出力電圧の特性を利用することでアナログ回路のプロセスバラツキ補正に応用可能である.抄録全体を表示PDF形式でダウンロード (925K) -
鋪野 敦紀, 中山 賢一, 杉田 俊超, 浜本 隆之, 児玉 和也原稿種別: 本文
セッションID: IST2008-53
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー本稿では、イメージセンサ上で1画素マッチングにより動物体の動きベクトルを検出する方式と、この方式を実装したプロトタイプチップについて報告する。提案方式は、1000fpsの高速撮像下ではフレーム間の相関が非常に高いことを利用し、フレーム間マッチングにおけるブロックサイズを1×1画素、探索範囲を近傍1画素に小さくする。このため、処理が簡素化され、回路規模の縮小や低消費電力化が図れる。抄録全体を表示PDF形式でダウンロード (772K) -
井出 典子, 赤羽 奈々, 須川 成利原稿種別: 本文
セッションID: IST2008-54
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー画素・列容量値,各動作の蓄積時間,多重露光回数を最適に設計することで,超広ダイナミックレンジ,高S/N,高フレームレートを同時に実現する最適設計論に基づき,0.18μm 2P3M CMOSプロセスを用いた,光学フォーマット1/3インチ,画素サイズ5.6μm角,有効画素数800^H×600^VのカラーCMOSイメージセンサを設計・試作し,横型オーバーフロー蓄積を用いた電圧読み出し動作に多重露光を組み合わせ,さらに,列容量を用いた電流読み出し動作を合わせて行うことで,ダイナミックレンジ207dB,全動作切替え点でグレー18%においてS/N26dB,トータルフレームレート1/13secを実現した.抄録全体を表示PDF形式でダウンロード (861K) -
宍戸 三四郎, 笹川 清隆, 香川 景一郎, 徳田 崇, 太田 淳原稿種別: 本文
セッションID: IST2008-55
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー我々は、バイオメディカル応用を目指した低電圧・低消費電力CMOSイメージセンサの研究を行っている.低電圧・低消費電力を実現するために、フォトダイオード電位を画素内のゲート接地型コンパレータを用いてパルス幅に変換して読み出すパルス幅変調方式CMOSイメージセンサを採用している.これまでに128^H×96^V画素、電源電圧1.35VのPWMセンサの動作実証に成功している。本報告ではPWM方式のIRドロップに関する特性を定式化しその影響を無視できるよう、0.35μmプロセスを用いて電源電圧1.2V駆動CIF(368^H×320^V)サイズのセンサ設計を行ったので報告する.抄録全体を表示PDF形式でダウンロード (620K) -
太刀野 順一, 山崎 順一, 三橋 政次, 山内 正仁, 本田 理恵原稿種別: 本文
セッションID: IST2008-56
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーかぐや(SELENE)搭載ハイビジョンカメラシステム(HDTV)の開発過程と現在までに得られた新しい映像を紹介するとともに、宇宙環境におけるハイビジョンカメラシステムの現状、運用状況について報告する。また、ハイビジョンカメラの今後の撮影計画および、将来性と課題について報告する。抄録全体を表示PDF形式でダウンロード (1259K) -
小野寺 秀俊原稿種別: 本文
セッションID: IST2008-57
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーばらつきはLSI設計における古くからの重要課題である。以前は、チップ間の特性変動に対して、チップ内のばらつきは多くの場合に無視できた。しかし、近年の微細プロセスでは、不純物の揺らぎなど原子レベルの本質的なゆらぎにより、無視し得ない量のチップ内ばらつきが発生する。本報告では、まず0.35μm、0.18μm、90nmの3世代におけるばらつき特性の具体例を紹介し、チップ内ばらつきが増加している状況を確認する。また、ばらつきが回路遅延に及ぼす影響を評価する。製造性を向上させばらつきを抑制する方法として、レイアウトのデザインルールに各種の制約を設ける方法(RDR:Restrictive Design Rule)や、規則的なレイアウト構造を導入する方法が考えられている。レイアウトに導入した規則性の効果を、90nmのテスト回路と45nmの露光シミュレーションにより評価した結果を紹介する。90nmプロセスでは規則性の効果は薄い一方で、45nmプロセスでは適切な規則性導入が必要であることを示す。抄録全体を表示PDF形式でダウンロード (948K) -
大黒 達也原稿種別: 本文
セッションID: IST2008-58
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーMOSFETの微細化によってデジタル回路の高速化や高周波用回路を実現してきた。最近、特性向上のためにゲートの微細化だけでなく、ストレス印加による移動度向上、high-Kゲート絶縁膜によるゲートリークの抑制、メタルゲートによるゲート空乏化の改善も並行して検討されているが、これら新規技術がアナログ/RF特性に与える影響について御紹介する。抄録全体を表示PDF形式でダウンロード (890K) -
須川 成利原稿種別: 本文
セッションID: IST2008-59
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー微細MOSデバイスで発生するランダム・テレグラフ・シグナル(RTS)ノイズに関して、大規模アレイTEGを用いて、ゲート絶縁膜材料依存,アンテナ比依存,ソースドレインを入れ替えた際のRTSノイズ,およびゲート高電界ストレスを印加した後のゲートリーク電流とドレインソース電流のRTSノイズの相関を測定したのでその結果について報告する.抄録全体を表示PDF形式でダウンロード (1036K) -
後藤 邦彦原稿種別: 本文
セッションID: IST2008-60
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーデジタルAVシステムやワイヤレス通信の急成長に伴い、高速(≧30MSps)・高精度(≧10bit)・低電力のAD変換器(ADC)が益々重要になる。システムの小型化や低価格に対応する為に、微細化CMOSプロセス(≦130nm)を使用してアナログ回路とデジタル回路をワンチップに搭載したSOC(system on a chip)が強く求められる。微細化CMOSプロセスでは、低電圧化(≦1.2V)が必須になる。デジタル回路では低電圧化の恩恵は大きいが、アナログ回路では信号振幅が減少する為に高精度・低電力・小面積化が困難となり、低電圧化アナログ設計技術が益々重要になる。本文では、最近のADC開発動向、低電圧化時のアナログ回路技術課題とその対応例について、高速・高精度として広く使用されているパイプラインADCを主体に議論を行う。最初に、学会発表レベルでのADC開発動向の状況分析と、プロセス微細化時のアナログ回路設計の課題について議論する。二番目に、パイプラインADCの基本動作の説明と、パイプラインADCを低電圧する場合の課題についてまとめている。即ち、パイプラインADCの低電圧化で問題となるのは、オペアンプの性能悪化(出力範囲とゲイン)で有り、信号振幅が電源低下以上に減少する事で有る。信号振幅が減少しても精度を確保する為には、ノイズ(熱雑音kT/C)低減の為にサンプリング容量自体が大きくなり、結果として微細プロセスを使用して低電圧化しても消費電力と面積が逆に大きくなるという問題が生じる。最後の章では、このオペアンプ起因の低電圧化問題を改善する最新技術を紹介し、その特徴と残課題について議論を行う。抄録全体を表示PDF形式でダウンロード (781K) -
Toshihiko Hamasaki原稿種別: 本文
セッションID: IST2008-61
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーAdvanced CMOS technology beyond 90nm is leading power reduction trend in analog digital mixed signal circuitry and SOC as well. Focused application spaces of mixed signal SOC are portable devices such as cellular and the other consumer gadgets. FOM of ADC performance has drastically been improved as presented in last three years ISSCC. On the other hand, leading edge performance analog oriented device is still fabricated by BiCMOS technology for higher speed and conventional MOS such as >0.18um for higher resolution, respectively. In this paper, the integration trend of high performance analog is discussed based on the performance requirement of transistors and components.抄録全体を表示PDF形式でダウンロード (1190K) -
田島 英幸, 小山 哲弘, 山口 基, 早田 征明, 四柳 道夫原稿種別: 本文
セッションID: IST2008-62
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー所望の温度誤差ばらつきに抑え、かつ面積を最小化する温度センサ回路の最適化設計について報告する。回路のシステムモデルから温度誤差ばらつきの伝達関数を素子ばらつきの関数で表し、Pelgrom係数を用いて素子ばらつきを面積の式に置き換えることで、温度誤差ばらつきの伝達関数を面積の関数で表現する。この温度誤差ばらつきと面積の関数を利用して、回路全体の面積と温度誤差ばらつきとの関係を理論的に解析することで、過剰な面積増加を招くことなく所望の温度誤差ばらつきに抑えることが可能である。設計の結果、温度50℃〜125℃での温度誤差ばらつき3σは、設計値±3.6℃に対し実測±1.4℃となり設計値内に抑えることができ、またコアサイズは0.37mm^2(IO込み)で実現でき、今回の設計方法の有効性を確認できた。抄録全体を表示PDF形式でダウンロード (612K) -
原田 知親, 神谷 悠介, 奥山 澄雄, 松下 浩一原稿種別: 本文
セッションID: IST2008-63
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーガス圧力や真空度の測定に用いる圧力センサは、圧力差で生じる機械的ひずみを電気信号に変えるピエゾ効果を利用しており、様々な材料を用いて実現されている。しかし、センサ部は抵抗や容量などの受動素子で構成されており、センサのS/N比向上のために信号処理回路をセンサ後段に入れる必要がある。そこで、圧力センサ検出部においてすべてトランジスタに置き換えることで、センサ検出と信号処理を同一回路で行なうことができ、回路規模と消費電力の削減が期待できる。本研究では、センサ検出と信号処理を同一回路で行えるひずみ検出素子の実現に向けた基礎研究として、ダイヤフラム構造や片持ち梁構造など、MEMS技術によるSi加工が比較的簡単に実現できるSOI基板を用い、SOI-MOSFETを利用した能動型ひずみ検出素子の試作・評価を行なった。抄録全体を表示PDF形式でダウンロード (858K) -
荒賀 佑樹, 橋田 拓志, 永田 真原稿種別: 本文
セッションID: IST2008-64
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー大規模SoCのチップ内部を多点観測するオンチップモニタシステムを提案する。オンチップモニタ回路はチップ内の対象信号をオンチップでデジタイズする複数の検出フロントエンドと、検出フロントエンドのデジタル出力列を処理するデータ処理ユニットで構成される。バックエンドデータ処理系と統合しプロトタイプを構築した。本研究では、オンチップモニタの性能指標として、(1)波形取得アルゴリズム適用による測定速度および(2)モニタシステムの線形性の評価を行った。その結果、波形取得アルゴリズムにより測定速度は従来手法と比較して92.2%削減され、線形性評価においてサンプリングレート200MHz、有効帯域を25MHzとした場合、SNDRで51.5dB、SFDRで59.1dBとなり、モニタシステムの有効ビット数8.2bitを実現した。抄録全体を表示PDF形式でダウンロード (669K) -
柳生 啓佑, 笹川 清隆, 香川 景一郎, 徳田 崇, 太田 淳原稿種別: 本文
セッションID: IST2008-65
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー我々は失明に至った患者の網膜組織を電気刺激して視覚を再生させる人工視覚デバイスの開発を目指している.本研究では受光・刺激の他に演算機能を加えた人工視覚デバイスのプラットフォームを提案する.提案する人工視覚プラットフォームはデバイス内の演算回路において信号処理を行うことで入射光をより視覚再生に適した刺激電流に変換して出力することができる.本論文では,提案する人工視覚プラットフォームの機能について述べる.また,0.35-μm標準CMOS(Complementary Metal Oxide Semiconductor)プロセスを用いて人工視覚プラットフォームの基幹ブロックとPFM(Pulse Frequency Modulation)フォトセンサを試作して,素子の特性評価を行った.抄録全体を表示PDF形式でダウンロード (1053K) -
鶴田 嵩, 和泉 慎太郎, 李 赫鍾, 竹内 隆, 川口 博, 吉本 雅彦原稿種別: 本文
セッションID: IST2008-66
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー本論文ではコグニティブ無線向け可変帯域ディジタルBPF(Band-Pass Filter)を用いたベースバンドプロセッサを提案する.BPFにDA(Distributed Arithmetic)アルゴリズムを適応することで,内蔵するSRAMのデータを書き換えるだけでBPFの特性(チャネル中心周波数とバンド幅)を変化させることが可能となる.試作したベースバンドプロセッサではバンド幅を40kHzから240kHzまで10kHz単位で変化させることが可能である.CMOS 180nmプロセスで設計し,電源電圧1.8Vで消費電力は13.5mWであった.抄録全体を表示PDF形式でダウンロード (618K) -
鈴木 賢司, 宇賀神 守, 原田 充原稿種別: 本文
セッションID: IST2008-67
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー身の回りに存在する種々の情報や物の状態をセンシング、情報を収集するセンサネットワークでは、小型かつ低電力のセンサー端末が多数必要とされる.今回我々は、長時間動作を可能とする小型・低電力のセンサー端末実現を目的として、デジタル回路技術により送信信号を変調、制御する送信機の構成方法を検討した.独自通信方式の送信機について設計、LSI試作を実施し、試作チップにより通信距離10m、送信時1Mbpsの間欠送信動作を3V電源で平均電流1.6μAの低消費電力で実現した.間欠動作のオンオフ比は約1:530であり,ビットレートを平均換算すると1.8kbps程度となる.この試作チップと市販振動センサーを組合せた簡易センサー端末を作製し、センサー端末の基本動作確認を行った.抄録全体を表示PDF形式でダウンロード (1179K) -
劉 楽昌, 宮本 喜生, 周 志偉, 坂井田 耕輔, 柳 至善, 石田 光一, 高宮 真, 桜井 貴康原稿種別: 本文
セッションID: IST2008-68
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー新たに提案するリーディングエッジ検出技術を用いた低消費電力インパルスUltra-wideband(UWB)のトランシーバを開発した。提案したトランシーバはデジタルパルス整形送信機、DC電流を消費しないパルス検出回路、およびエラー修正機能のある位相周波数比較器を備えることを特徴とする。これにより、90nm CMOSで製造したトランシーバは100Mbpsで送信機が2.2pJ/bit、受信機が1.9pJ/bitとUWBトランシーバとしては最も低いエネルギーを達成した。抄録全体を表示PDF形式でダウンロード (652K) -
川村 智明, 大友 祐輔原稿種別: 本文
セッションID: IST2008-69
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー多チャネル並列伝送時のチャネル間遅延調整やLSIテスタ等の試験・評価用機器等への適用が可能な10Gbit/sデータタイミング生成ICに対して、スペクトル変換を用いたジッタ低減化回路を適用することにより出力ジッタを従来構成の1/3まで低減した。7ps peak-to-peakのジッタを持つ10Gbit/sの擬似ランダムパターン入力に対して本ICで2nsの付加遅延を加えた場合の出力ジッタは12ps peak-to-peakである。この低ジッタ特性は、Non Return to Zero(NRZ)信号が持つ周波数スペクトルのデータパターン依存性をスペクトル変換により小さくすることにより実現したものである。0.25μm SiGe BiCMOSプロセスで試作した本ICの消費電力は2.5W、電源電圧は3.3Vである。抄録全体を表示PDF形式でダウンロード (619K) -
松永 賢一, 倉科 隆, 松澤 昭原稿種別: 本文
セッションID: IST2008-70
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー本研究は膀胱内圧を測定するバイオテレメトリーデバイスの開発を目標としている。本論文では特に発振器に着目して検討を行った。デバイスの特徴は小型カプセルに内包することである。そのため、占有面積の削減のみではなく、消費電力の低減が求められる。低消費電力を実現するためにはディジタルマイコンの動作周波数を可能な限り下げることが非常に重要である。そこで本論文では低周波低消費電力リングオシレータの設計を行った。また、通信のために体内外の同期を取る方法としてパルスインジェクションロックによる同期システムを採用し、シミュレーションを通してその有用性を検証した。その結果±10%程度の電源電圧変動に起因する周波数変動をロックしない場合に比べ4000倍以上抑圧できることを確認した。抄録全体を表示PDF形式でダウンロード (628K) -
牧原 幸伸, 池辺 将之, 本久 順一, 佐野 栄一原稿種別: 本文
セッションID: IST2008-71
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリー本研究では,周期比較方式を用いた位相同期回路(Phase Locked Loop: PLL)の新規アーキテクチャを提案する.周期比較器を導入する事により,ループ・フィルタの特性に依存しない位相ロック動作を確認することができた.通常,周期比較のみでは位相ロック動作は得られない.提案型PLLは厳密な周期の大小比較により,符号の変わる微小な周期差が位相差を制御し位相ロック動作が得られる.提案型PLLを0.25μm CMOSプロセスで回路設計し,その動作をシミュレーションで確認した.回路設計の際導入した,デジタル制御発振器の特性改善も行った.また動作確認のため試作を行い,測定により位相同期を確認した.抄録全体を表示PDF形式でダウンロード (848K) -
原稿種別: 付録等
p. App1-
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーPDF形式でダウンロード (78K) -
原稿種別: 付録等
p. App2-
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーPDF形式でダウンロード (78K) -
原稿種別: 付録等
p. App3-
発行日: 2008/10/22
公開日: 2017/09/20
会議録・要旨集 フリーPDF形式でダウンロード (78K)
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