抄録
LSIの消費電力を格段に削減する設計手法として,MOSFETをサブスレッショルド領域で動作させて回路システムを構築する技術が注目されている.しかし,本設計手法は極低電力動作を実現できる一方で,動作環境・製造プロセスのバラツキが回路特性に深刻な影響を与える.特に,MOSFETのしきい値電圧のバラツキの影響を強く受ける.これにより,サブスレッショルド・ディジタル回路の特性変動,特に遅延時間の変動を引き起こし,設計性の確保が困難になる.そこで本研究では,サブスレッショルド・ディジタル回路の遅延時間バラツキを緩和させるための回路技術を提案する.本手法では,MOSFETのしきい値電圧をオンチップでモニタし,このモニタ電圧をサブスレッショルド・ディジタル回路の電源電圧に反映させることで遅延バラツキを補正する.ディジタル回路の例として,リング発振器と8-bitリップル・キャリー加算器を例にとり評価を行なった.評価結果より,対数分布に従う遅延時間バラツキを正規分布にまで抑制することができることを確認した.
