抄録
ブロックLatency Insertion Method(ブロックLIM)はデータバスなどの強結合多導体線路などから成る大規模線形回路の過渡解析を従来のSPICE系シミュレータと比べて非常に高速に行うことができる手法の一つである.一般的にLIMによる解析では時間刻み幅が回路パラメータに依存するという制約がある.しかしながら,大規模回路は複数の部分回路によって構成されており,各部分回路は回路素子値に対応する適切な時間刻み幅が利用できると考えられる.本稿では,各部分回路ごとに適切な時間刻み幅で解析を行うマルチレートブロックLIMを提案する.結果として,マルチレート性の利用により,解析時間の短縮が可能となることを例題検証により示す.
