並列型AD変換器用高速コンパレータの提案

抄録

超高速AD変換器の分野では高速化に向いている並列型アーキテクチャが用いられるが、その速度性能はコンパレータの動作速度が律速しており、高速なコンパレータの実現が期待されていた。従来のコンパレータはリセット期間にも正帰還回路にバイアス電流を流し続けることで比較時間の短縮を図っているが、バイアス電流を大きくするとリセット時間が長くなり、小さくすると比較時間が長くなるという問題があった。そこで、リセット期間と比較期間で独立にバイアス電流値を設定できるコンパレータを提案した。回路シミュレーションにより、従来技術と比較して約40%の高速化できる見通しを得た。