全自動合成によるインバータ型コンパレータの検討

抄録

半導体プロセスの微細化に伴い、ミスマッチやばらつきによる性能低下がアナログ回路において問題となっている。特に、アナログ回路において重要な回路であるコンパレータに対して、ミスマッチやばらつきの影響を低減することが求められている。本研究は、アナログ回路であるコンパレータを、ディジタル回路の特徴である自動化設計を導入した全ディジタル回路での実現を目的とした。具体的には複数個並列に配列したインバータアレイと統計処理回路によって構成した。インバータの冗長度を7、15、31と63、3種類の統計処理アルゴリズムについてHDL設計し論理合成した。回路規模とモンテカルロシミュレーションによりそれぞれの性能を比較検討した。