Vernier TDCとInterpolation TDCの性能比較

抄録

TDCはADPLLやADCに用いられる基本回路であり、時間分解能の向上、消費電力の削減が要求されている。時間分解能の高いTDCとしてVernier TDC (V-TDC)とInterpolation TDC (I-TDC)が知られている。これらのTDCは動作原理が異なるため、消費電力やばらつき、雑音の量が異なる。本研究では様々な時間分解能を持つV-TDCとI-TDCを65nm CMOS技術で設計し、時間分解能と消費電力やばらつき、雑音の大きさの関係をシミュレーションにより考察した。その結果、I-TDCの方が低電力であるが、ばらつき、雑音が大きいことがわかった。