磁壁電流駆動ダイナミクスの解明および磁壁移動メモリの基本動作解析の一環として、SPELEEMを用いたCo/Ni垂直磁化細線中に形成した磁壁の電流駆動現象観察を行っている。2011A期から同一素子における磁壁移動速度とばらつきについて議論するために、磁壁導入および磁壁移動のための電流印加が、SPELEEM装置内にて行えるような測定環境の構築を試みている[1]。2011B期においては、Si基板の露出面積をなるべく小さくし、なおかつCo/Ni細線近傍の端子をコプレナー構造にした新しい素子で検討を進めた。その結果、数10 nsの時短パルスが印加可能であり、なおかつ放電による試料破壊を回避できる素子構造の手がかりを掴んだ。
