抄録
近年、メモリやプロセッサ等の LSIには、高性能化に加え、小型化および低消費電力化が強く要求されるようになり、複数枚のチップを積層する三次元実装技術が実用化されている。我々の研究室では、15年以上前から、ウェーハやチップを複数枚積層し、各チップを貫通する垂直配線 (TSV: Through Si Via) によりそれらを接続する三次元集積化技術の開発に取り組んできた。 本研究では、完成したLSIウェーハまたはチップを三次元集積化する際に重要となる垂直配線形成のための微細トレンチ形成技術の開発を行ったので報告する。
