抄録
本研究では,画像中の各点の移動を検出するオプティカルフローの演算機能を,撮像素子と統合することで,小型・高速・低レイテンシを実現可能なVision Chipの回路構成を検討する.オプティカルフロー演算にはブロックマッチング法を用いフレームレートを高くすることで,探索範囲を縮小する.また,ブロックマッチング処理は,画素1列につき1つ処理回路を用意し,1行ずつ順に処理を行う,列並列処理構成をとる.このときの1列分の処理回路の演算回数を計算することにより,動作に必要なクロック周波数を見積もった結果,フレームレートが200[fps]の場合,8[MHz]程度のクロック周波数が必要であり,一般的なCMOS回路では十分実現可能であると考えられる.最後に,高速カメラを用いて動画を撮影し,シミュレーションを行い,ブロックサイズや階調数と演算精度の関係を検討する.
