抄録
本研究では,周期比較方式を用いた位相同期回路(Phase Locked Loop: PLL)の新規アーキテクチャを提案する.周期比較器を導入する事により,ループ・フィルタの特性に依存しない位相ロック動作を確認することができた.通常,周期比較のみでは位相ロック動作は得られない.提案型PLLは厳密な周期の大小比較により,符号の変わる微小な周期差が位相差を制御し位相ロック動作が得られる.提案型PLLを0.25μm CMOSプロセスで回路設計し,その動作をシミュレーションで確認した.回路設計の際導入した,デジタル制御発振器の特性改善も行った.また動作確認のため試作を行い,測定により位相同期を確認した.
