抄録
SoCをターゲットとした電源・基板雑音の統合解析手法について、90nm CMOS技術によるマイクロプロセッサ・チップに適用し、オンチップ雑音モニタによる測定データと比較検証した。テストチップには、プロセッサコア内部に12箇所の電源雑音・グラウンド雑音観測点を設け、さらにプロセッサコアの周辺に120箇所の観測点を有する基板雑音評価エリアを配置し、電源・基板雑音の時間波形及び空間分布の実験評価を実現した。電源雑音および基板雑音の定量的なシミュレーションにおいて、デジタル回路における雑音発生のモデリングに加え、オンチップの雑音伝搬経路であるシリコン基板、およびオフチップのパッケージやボードを含む電源供給系の寄生インピーダンスを考慮することが重要であることを実証した。
