抄録
時分割寄生容量列(time-series charging of divided parasitic capacitance:TSDPC)モデルに基づいたCMOSデジタル回路の電源雑音発生をエミュレートする任意雑音発生回路(arbitrary noise generator:ANG)を提案する.プロトタイプは128ワードのSRAMによって容量値を任意設定可能な32セル×32セルの6ビットTSDPCセルアレイで,65nm 1.2V CMOSテクノロジを用いて実装しサイズは2×2mm^2である.本回路を用いて,レジスタ列や演算装置などのロジックコアのデジタル雑音のエミュレーションを行い,電源,グラウンド,基板での雑音波形をオンチップモニタによって取得した.
