組み合わせ回路におけるソフトエラー伝搬率計算手法の評価

抄録

微細化に伴いLSIのソフトエラーに対する耐性の低下が問題となっている.組み合わせ回路において,ソフトエラーを外部出力または記憶素子に伝搬させなければ回路の挙動に影響を与えないため,冗長化によりソフトエラー伝搬率を削減する対策が存在する.しかし,それらの対策の多くは面積のオーバーヘッドを生じるため,面積の増加に対してソフトエラー伝搬率をどの程度削減できるかが重要であり,ソフトエラー伝搬率の計算が必要となる.ソフトエラー伝搬率の正確な計算手法は実行時間の点で問題があり,また,近似手法は高速であるが計算の精度に問題がある.本稿では,正確な手法と近似手法の比較により,計算精度の評価を行う.