抄録
近年、VLSIの微細化と回路規模の大規模化による配線遅延の増加が問題となっている。特に複数配線になるバス配線では、遅延がLSIの性能に対して、支配的になってきている。そのためレイアウトの初期段階から、遅延等のシステム性能を効果的に見積もるフロアプラニングの重要性が増している。そこで本研究では、バス配線やタイミングを総合的に考慮した新しいフロアプラン手法を提案する。提案手法では、フロアプランの表現手法にシーケンスペア法を、ベースアルゴリズムに遺伝的アルゴリズムをそれぞれ採用した。また、比較実験により、提案手法の有効性を確認した。
