抄録
デジタルICのクロックを生成しているPLL回路（Phase Locked Loop:位相同期回路）は、デジタルICの高速化に伴い、PLL回路に要求される周波数安定度はますます厳格化している。 一方、PLL回路の電源ラインに、クロックなどの高次高調波ノイズやDC-DCコンバータなどのスイッチングノイズが流入することで、PLL回路の周波数安定度が低下し、そのクロックを用いているデジタル回路の信号品位が劣化する問題が発生している。 本稿では、PLL回路の電源ラインのノイズに起因して発生する信号品位の劣化について、その発生メカニズムと改善策を検討したので報告する。
