CMOSロジックデバイスをバーン・インした後に発生する様々な不良に関してその解析を行った。不良の大部分はIDDS(リーク)とFunction不良である。Function不良もその多くはShort, openに起因する。IDDSとFunction不良のうち62%はゲートオキサイド・pin holeが原因であった。薄い酸化膜の信頼性がバーン・イン時の不良率を決定している。このほかに必ず現れる不良はラッチアップ起因のShort/Openである。この発生原因究明はかなり難しい。ゲートオキサイド・ピンホールが原因と思われるラッチアップもある。なるべく初期にそのロットの信頼性が予測されれば信頼性にかけるコスト低減に大きく寄与する。しかしながらゲートオキサイドのTZDB分布とバーン・イン後の不良率には相関はない。現時点ではウエファー段階でロットの信頼性を予測することは困難である。
