FPGAにおける自己動的再構成の設計・管理方式とそれによる省電力化の評価

抄録

FPGA (Field Programmable Gate Array) における動的部分再構成 ( Dynamic Partial Reconfiguration, DPR) は、システム全体を止めずにソフトウェアと同等の回路アップデートが可能であり、未使用部分をブランクにすることによる省電力化も可能である。ただ、設計方法や動作時の回路データの管理方法は設計者任せであり、 回路の再利用や実行手順の統一化が困難なため普及には至っていない。動的部分再構成技術が広く利用されるようになれば、その技術特有の小型化、省電力化といった利点によってあらゆる電子機器へのFPGAの応用がさらに進んでいくことが予想される。本研究は、FPGAが自らDPRを行う自己DPRの設計方式及び動作時の回路データの管理方式を定義し、試作システム上で動作検証を行う。さらに試作機上で、回路ブランキングによる省電力化の効果を明らかにする。