抄録
半導体デバイス内に発生する残留応力はチップの割れや微細銅配線の破断などの不良を引き起こすことが懸念される．一方，近年，トランジスタに積極的に歪みを導入し高機能化を図る歪みシリコン技術が採用されている．半導体デバイス内の残留応力を制御し不良を低減させ，且つトランジスタの高性能化を図る必要がある．よって半導体デバイス内の残留応力を考慮した高信頼性設計指針の構築は必要不可欠である．そこで，本研究では，半導体デバイス製造プロセス起因で発生する残留応力の評価法を確立するため，前工程で生じる薄膜堆積による真性応力や応力集中，後工程で生じるフリップチップ実装構造内残留応力分布を測定した．
