安全性が要求される鉄道信号保安装置である電子連動装置やATS装置などには,バス同期2重系によるフェールセーフコンピュータシステムが多く用いられている.バス同期2重系方式は,CPUの動作クロックごとにCPUのデータバスをフェールセーフ(FS)バス照合回路で比較し,不一致時には安全側に遷移させフェールセーフを達成している.このため,一過性のノイズや,素子故障による誤りは確実に検出し,安全性を保証するものの,機器故障として鉄道の運転阻害につながる問題がある.この問題を克服するために事業者によっては,予備系を備え,故障時には,もう一方の系に切り替えることで,稼働率を向上させているが,コスト増等の問題がある.本発表は,シングルチップのFPGA内に3個のCPUを搭載し,いずれかの故障発生時にも自動的に系の再構成を行い,CPUとして高信頼化を実現するものである.
抄録全体を表示