近年の回路動作の高速化および高密度実装技術の進歩と共に新しい設計, 実装技術の展開が望まれるようになってきている。いわゆるギガ帯域の設計に対応できる高速デジタル設計とそれにかかわる実装技術が急速に重要視されるようになった。今後, ますます複雑化する諸問題への処方箋として, CAD (Computer Aided Design) やCAE (Computer Aided Engineering) を駆使した高度な設計・実装技術の確立が急務となるであろう。
回路設計/実装レベルは, 1) チップ, 2) パッケージ・ボード, 3) 筐体・機器と3つのレベルに分けることができる。各レベルで次のような設計が重要となる。
1) チップレベル: RTL, 論理, タイミング, 回路, レイアウト
2) ボードレベル: タイミング, レイアウト, EMI, 熱, 機械,
3) 筐体・機器レベル: EMI, 熱, 機械
それぞれのレベルにおいて, 高速化・高密度化対策が必要である。このことに伴い, 各レベルでの計算機援用設計技術が必要となる。これまで, チップレベルでは, シミュレーション技術を始め合成, レイアウト等の設計自動化技術が, 特にデジタル設計の分野において著しい発展を遂げてきた。今後, パッケージ・ボードから筐体・機器レベルにわたる技術の発展が望まれる。
昨今, 集積回路はもちろんのこと, プリント配線板 (PWB) での技術革新も急であり, いわゆるSOC (System on Chip) やSiP (System in Package) の実装技術の進歩と共に, 今後, チップ, パッケージ, ボード設計の差が縮まることが予想される。高い回路仕様の要求に伴い, 従来, 別々に行われていたチップ, パッケージ, ボードレベルでの設計手法では, 回路の性能を十分に引き出せない状況が生じている。設計および実装コストの低減化には, 各レベルでの対策と共にマルチレベルでの統合設計と実装のための対策が必須となろう。
統合化設計においては, チップーパッケージ間, パッケージーボード間をつなぐための技術が鍵となるが, その基盤をなすのが多様なノイズ, 不要輻射対策, いわゆるPI/SI/EMI技術となる。特に, 次世代実装技術の鍵となるのがPI/SI/EMI設計のためのシミュレーション技術であり, ますます, シミュレーション技術への期待が大きくなると予想される。
回路設計においては, 当然, 電気系シミュレーション技術の発展が不可欠である。SI/PI/EMIの解析には, これまで発展してきたSpice (Simulation Program with Integrated Circuits) に代表される集中定数系の回路シミュレータだけでなく, 分布定数系, あるいは, 2次元/3次元ソルバ, いわゆるフルウェーブ型ソルバの発展が必須となろう。また, 部品のモデル化, 集中素子としての抽出技術などシミュレーションの基礎となるモデリング技術の発展が不可欠である。モデリングには, 素子レベルでのミクロなモデル化技術とシステムレベルでのシミュレーションを可能とするための部分ブロックレベルでの動作モデリング, いわゆるマクロモデル化技術の両方が必要となる。
総合的な生産性への貢献には, 電気設計だけでなく, 熱設計や機械設計も要求され, 統合化設計環境が発展していくものと予測される。したがって, 電気系, 熱系, 機械構造系等のシミュレーション技術と合成技術が重要となるが, 合成技術の困難さを鑑みるとき, まず最初にモデル化とシミュレーション技術の確立が望まれる。
すべてのレベルでのシームレスな設計統合化環境を構築するためには, データの1元化, さらには, モデル記述方式の統一化が不可欠となる。これら一連の統合化設計環境構築に対して, シミュレーション, 自動配置配線, 自動合成の順序で発展してきたLSI分野での進化が今後の参考となろう。

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新規な溶液プロセスによりフィルム化が可能な, 低熱膨張ポリベンゾオキサゾール (PBO) フィルムと導電銀ペースト間の, コロージョンと接着特性について研究した。導電ペーストのバインダとして, ポリエステル樹脂とエポキシ樹脂が使われた。ペーストは, PBOフィルム上に塗付された後, 熱キュアされた。得られたサンプルは腐食性ガスによるコロージョンを解析するためと, 内部はく離力を測定するために, サイカス斜め切削方式を用いてカットされた。ペーストのバインダとしてエポキシ樹脂を使ったシステムが, 優れた耐コロージョン性と接着特性を示した。その結果は, PBOフィルムが, 耐熱性や, 低熱膨張係数 (CTE) や低吸水性ばかりでなく, 耐コロージョン性や良好な接着性を有する新しい絶縁材料の有望な候補であることを明らかにした。

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ヒドラジン還元浴から作製した無電解純Niめっき膜上に置換Auめっきを施し, その上にSn-3.0Ag-0.5Cu鉛フリーはんだを接合し, 加熱式はんだボールプル試験によりプル強度を測定した。比較のために, 一般に使用されるP含有率の異なるNi-Pめっきについても調べた。その結果, 平均プル強度はP含有率が低くなるにつれて高くなり, その測定値のばらつきは小さくなった。接合界面組織はNi-Pめっきの場合, Pリッチ層およびデンドライト状の不均一な (Cu, Ni) ₆Sn₅金属問化合物層が形成され, Pリッチ層の厚さはめっき膜中のP含有率が高いほど厚くなった。一方, 純Niめっきの場合, Pリッチ層は形成されず, 均一な (Cu, Ni) ₆Sn₅金属間化合物層のみが形成された。プル試験後の破断面観察から, Ni-Pめっきの場合は, Pリッチ層およびPリッチ層と (Cu, Ni) ₆Sn₅金属間化合物層との境界層で破壊が起こるのに対して, 純Niめっきの場合は, (Cu, Ni) ₆Sn₅金属間化合物層で破壊しており, Pリッチ層がプル強度の低下に影響を与えていることがわかった。Pを含有しない純Niめっきは平均プル強度が最も高く, 測定値のばらつきが最も小さく, 高い接合信頼性が得られることが明らかとなった。

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In this study, we investigated the effect of wire strength on wire sweep after the semiconductor transfer molding assembly process. The wire sweep, loop height, and tensile strength of 25μm, 20μm, and 15μm diameter wires were measured. As the tensile strength of 25μm wires is higher, wire sweeps have a tendency to become smaller with 4.7 mm loops. However, such a trend is not shown in the case of 15μm wires. It is found that the wire sweep of 15μm wires depends on the loop height when the loop length is more than 4 mm, and it depends on the wire tensile strength when the loop length is less than 4 mm.

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